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    數字IC設計中的重要考慮因素

    發布日期:2022-03-01

    我們都知道,最近關于芯片設計與制造的話題,依然占據著人們的茶前飯后時間,敵人的圍追堵截,使我們丟棄幻想,奮起抗爭。在我們的工作中或生活中,不論處于半導體行業的上游還是下游,對于芯片都無法避開,缺了它,我們寸步難行。

    當你在家開著空調,從冰箱里拿出一瓶冰可樂,葛優躺拿著手機刷視頻時,你希望視頻流暢無卡頓。在這背后,是一群群芯片設計工程師、移動通信工程師、網絡工程師、圖像處理工程師、芯片開發/驗證工程師、芯片制造工程師、芯片封裝測試工程師......日以繼夜奮斗的結果。

    任何一款芯片的設計,都需要龐大的設計和驗證團隊進行密切合作共同完成。在芯片設計中,我們需要考慮眾多因素。那么,我們的腦海里在想些什么呢?

    芯片邏輯開發工程師的三重境界:心中有電路,腦中有時序,手中有代碼。

    如果我們在設計中使用同步設計或任何IP,或最終確定體系結構和微體系結構,那么我們需要制定各種策略。以下列出了其中一部分:

    設計的功能性和兼容性

    并行性、并發性和流水線策略

    外部IO和高速接口

    設計的面積和初始門數估計

    速度和最高頻率要求

    功耗要求和使用低功耗設計

    時鐘網絡和延遲

    接口和IO延遲與建模策略

    經過以上考慮,由經驗豐富的技術人員組成的團隊最終確定ASIC/ SOC 設計的架構和微架構。

    為了便于理解架構和項目研發,我們需要考慮的一些設計因素,主要有以下幾個方面。

    01

    時序參數

    上升沿敏感觸發器的重要時序參數如圖1所示,它們是:

    建立時間 (tsu)

    保持時間(th)

    觸發傳播延時(tpd)

    圖1 D觸發器時序參數

    建立時間(tsu):在時鐘的有效邊沿到達之前,觸發器的數據輸入應該保持穩定值的最小時間被稱為建立時間。

    有效邊沿表示上升沿(正邊沿)靈敏的D觸發器從低電平到高電平的跳變,下降沿(負邊沿)靈敏的D觸發器從高電平到低電平的跳變。

    在建立時間窗口期間,如果數據輸入從1到0或反之,那么觸發器輸出將是亞穩態的,這表明存在建立違例。

    保持時間(th):觸發器的數據輸入在時鐘有效邊沿到達后保持穩定的最小時間,稱為保持時間。

    有效邊沿表示上升沿(正邊沿)靈敏的D觸發器從低到高的跳變,下降沿(負邊沿)靈敏的D觸發器從高到低的跳變。

    在保持時間窗口期間,如果數據輸入從1到0或反之,那么觸發器輸出將是亞穩態的,這表明存在保持違例。

    觸發器的傳播時延(tpd=tcq):觸發器到達時鐘有效邊沿后產生有效輸出所需的時間,稱為觸發器的傳播時延。

    傳播延遲也稱為時鐘到q端的延遲,也稱為tcq。

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